Author,Title,Journal,ISSN,Publisher,Date,Volume,Number,Page,URL,URL(DOI)
Mengru Wang and 木村 晋二,Checker circuit generation for System Verilog Assertions in prototyping verification,電子情報通信学会技術研究報告 = IEICE technical report : 信学技報,09135685,東京 : 電子情報通信学会,2008-05-08,108,22,7-12,https://cir.nii.ac.jp/crid/1520290884452419200,