暗号VLSIプロセッサのための固有電力消費アーキテクチャ

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  • アンゴウ VLSI プロセッサ ノ タメ ノ コユウ デンリョク ショウヒ アーキテクチャ
  • An Architecture for Secure Encryption VLSI Processors Using a Constant-characteristic Power Dissipation Concept
  • アーキテクチャ設計

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Abstract

現在の暗号VLSIプロセッサは電力消費解析を行うことで，演算処理内容や暗号そのものを解読することが可能である．本論文では，暗号や演算処理内容にかかわらずつねに一定の電力消費パターンを発生させることで暗号解析を困難とする，暗号VLSIプロセッサのための固有電力消費アーキテクチャを提案する．本アーキテクチャは二線式ダイナミック回路網で実現し，どのような入力信号系列が与えられても演算終了時までに一定回数のスイッチングを発生させ，消費電力および電力消費パターンを一定にすることを特徴とする．また，提案する固有電力消費アーキテクチャを用いて，0.6 mu m設計ルールの64ビットDESのデータパスを設計した．HSPICEによるシミュレーションの結果，従来の一線式CMOSでの実装と比較して電力消費解析が困難になることが明らかとなり，暗号プロセッサ用のアーキテクチャとして優れていることが分かった．

As the power dissipation of present encryption VLSI processors fluctuates in operation, their processing contents and/or secret keys can easily be broken by power analysis methods. However, using a characteristic power dissipation concept, we propose an architecture for secure encryption processors whose power dissipation pattern is always constant-characteristic in spite of the behavior of the arithmetic contents. Our approach using dual-rail dynamic logic makes both the total power consumption and the number of switching times of a VLSI processor constant whatever series of input values may be input. We design a data-path of 64\,bits DES by using our approach, and measure the current values and power dissipations using the HSPICE simulator in 0.6\,mu m CMOS technology. Experimental results show that in implementing the architecture based on the very difficult analysis of the power dissipation, our approach is more excellent than using conventional single-rail CMOS technologies. As a result, our concept is suitable for the implementation of encryption VLSI processors.

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