Synthesis of Asynchronous Sequential Circuits Using SR Latches

IPSJ

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  • SRラッチによる非同期回路の設計
  • 論理回路

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SRラッチを基本構成要素とする非同期式順序回路の設計法＾1)-3)について述べる.この方法は状態変数1つにSR ラッチ1個を割り当て 順序回路の励起表にSR ラッチの励起表を適用してSRの制御表＾3)を作り 各ラッチのS R入力を求めて順序回路を構成する方法である.本稿ではSRラッチを解析することによって SR=0のときS R入力の同時変化に対してもラッチは安定に動作し S RにNAND ラッチでは静的Oハザード NOR ラッチでは静的1ハザードがあっても出力に影響しないことを明確にする.SRの制御表は順序回路の励起表にSR ラッチの励起表を適用して得られる.この表からS Rを求めるとSR=Oは満たされているので S Rへの入力を2段回路(1段はSRラッチのゲートを利用するので実質1段回路)で構成すればハザードを考慮する必要がないことを示す.すなわち状態割当ての後は SRラッチによる方法で非同期回路を設計するのと SRフリップフロップを使って同期回路を設計するのが同じであることが示される.最後に普通の方法とSR ラッチによる方法を比較するため特殊なJKフリップフロップ＾1) 3)を2つ設計する.

Journal

  • 情報処理学会論文誌

    情報処理学会論文誌 28 (10), 1051-1059, 1987-10-15

    Information Processing Society of Japan (IPSJ)

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