配列転置データ転送を高速化する10Gb Ethernetインタフェースカードの設計

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タイトル別名
  • The Design of 10Gb Ethernet Interface Card for Accelerating Data Transfer with Matrix Transposition
  • ハイレツ テンチ データ テンソウ オ コウソクカ スル 10Gb Ethernet インタフェースカード ノ セッケイ

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説明

本論文では，配列転置とデータ転送を同時に行う10Gb Ethernet ネットワークインタフェースカード（NIC）の設計について述べる．並列化されたFFT や行列積演算といった数値計算アプリケーションの基盤となる処理では，配列転置をともなうデータ転送が多用されるため，ハードウェア化により，アプリケーションの高速化が可能である．配列転置データ転送を備えるNIC の設計では，転置用バッファの大きさを抑えながら，PCI のデータ転送能力を高めることが，転置データ転送性能向上のために大きな課題となる．この課題を解決するため，実機上でのPCI バスの転送性能を解析し，この解析結果に基づいた設計手法により，転置用バッファの大きさと転送性能を最適化し，転送性能を見積もった．これをFPGA 搭載の10Gb Ethernet NIC UZURA 上に実装し，評価した．その結果，設計どおりの通信性能を実現し，かつ，ホスト上で実行する方式と比較して，最大10.5 倍の転置データ転送性能を実現した．また，この機能を，FFT ライブラリの1 つであるFFTW に適用し，評価した結果，転置転送処理時間を40.8%削減，FFT にかかる処理時間全体を34.9%削減し，この設計手法により限られたリソースで高い実行性能を実現した．

This paper discusses the design of 10,Gb Ethernet network interfacecard (NIC) to accelerate data transfer with matrix transposition. In applications such as parallelized FFT, data transfer with matrix transposition is in heavy usage. Therefore, the applications are able to accelerate using dedicated hardware. The design issue of the NIC which accelerates data transfer with matrix transposition is to satisfy both maximizing PCI data transfer performance and minimizing size of matrix transposition buffer. To solve this design issue, we use the design method based on the data analysis of PCI data transfer, optimize the size of matrix transposition buffer, and estimate its data transfer performance. We have implemented and evaluated the NIC which accelerates data transfer with matrix transposition on UZURA with FPGA and 10Gb Ethernetinterface. The evaluation results show that its data transfer performance achieves as designed and up to 10.4 times faster than that processing on host processor. We apply it to FTW, one of FFT library, on UZURA, and evaluate its performance. The evaluation results show that hardware based data transfer with matrix transposition reduces 40.8% of processing time of matrix data transposition and data transfer, and 34.9% of total FFT processing time. These results show that our design achieves higher data transfer performance with limited hardware resource.

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