トラフィックの時間的局所性を利用したネットワークプロセッサ・アクセラレータ
Bibliographic Information
- Other Title
-
- トラフィック ノ ジカンテキ キョクショセイ オ リヨウ シタ ネットワーク プロセッサ アクセラレータ
- Network Processor Accelerator Using Temporal Locality of Traffic
Search this article
Abstract
インターネットの普及にともない，ルータにおいて次世代の回線速度100 Gbps（Giga bit per second）への対応が懸念されている．本稿では，ネットワークトラフィックの時間的局所性を利用して，パケット処理を高速化するネットワークプロセッサ（NP）アクセラレータを提案する．NP アクセラレータは，パケット処理そのものをキャッシュするHeader Learning Cache（HLC）と，同一パケット処理によるプロセッサ資源の浪費を抑止するCache Miss Handler（CMH）と呼ぶ機構を持つ．実トレースを利用した仮想100 Gbpsシミュレーションにより，アクセス網バックボーンルータで約83%以上，広域網で約55%以上のHLC ヒット率を確認した．特にアクセス網においては本方式により，20 Gbps相当のプロセッサと組み合わせ，100 Gbpsのパケット処理速度を期待できる．
The “Network Processor (NP) Accelerator” that is described in this paper is a novel architecture to accelerate packet processing throughput by using temporal locality of network traffic. The NP Accelerator includes two key components “Header Learning Cache (HLC)” to learn packet processing itself and “Cache Miss Handler (CMH)” to restrain dispatching same flow packets to the packet processors. We confirmed the access-edge backbone router traces showed approximately 83-98% HLC hit rate in simulation. Especially at the accessedge backbone router, the NP accelerator can achieve 100-Gbps packet processing throughput with 20-Gbps packet processors.
Journal
-
- 情報処理学会論文誌コンピューティングシステム（ACS）
-
情報処理学会論文誌コンピューティングシステム（ACS） 45 (SIG06(ACS6)), 45-53, 2004-05-15
東京 : 情報処理学会
- Tweet
Keywords
Details 詳細情報について
-
- CRID
- 1050001337893216640
-
- NII Article ID
- 110002712363
-
- NII Book ID
- AA11833852
-
- ISSN
- 18827829
- 03875806
-
- NDL BIB ID
- 6968989
-
- Text Lang
- ja
-
- Article Type
- article
-
- Data Source
-
- IRDB
- NDL
- CiNii Articles
