配線アクティビティを考慮した3次元積層プロセッサ向けフロアプランナ

入江, 英嗣, 放地, 宏佳, 稲場, 朋大, 眞島, 一貴, 藤原, 大輔, 吉見, 真聡, 吉永, 努

半導体3次元積層技術の進展により，3次元化したプロセッサの性能/パワーバランスが向上することが予測されている．配置配線の3次元化は，プロセススケーリングでは縮まないロングワイヤを幾何学的に縮め，電力消費の主要部分を占めている配線電力を削減することができる．しかし，既存の3次元モジュールマッパでは，配線のコスト関数はスイッチングアクティビティを考慮しておらず，またどのようなフロアプランが得られたかが明らかにされていない．本研究では，パイプラインシミュレータと連携して，モジュール間の通信頻度を考慮する3次元モジュールマッパを提案し，3次元プロセッサのフロアプランおよびそのアーキテクチャへの影響を明らかにする．提案モジュールマッパの出力結果からは，3次元構造を利用した効率的なデータパスやキャッシュ配置が確認された．3層，TSVの配線容量を30μmの通常配線と同等と仮定したときのフロアプランでは，2次元実装に比べて面積を34%，ロングワイヤ電力の近似値である配線アクティビティ値を57%まで削減し，従来のフロアプランナによる3次元実装に対して10%の配線アクティビティ値削減となった．

As 3D-stacked silicon technology grows, the significant increase of performance/power balance of 3D-stacked processor is expected. Exploiting 3D-stacked design, long wires that are not shrunk by process scaling can shrink geometrically, which essentially reduce the interconnect power that is the major part of the power dissipation. However, existing 3D module-mappers have not reflected switching activity to cost functions of wires; moreover, their outputs of 3D-microprocessor floorplans have not been revealed. This study introduces novel 3D module-mapper which reflects communication patterns to the cost function by collaborating with pipeline simulator, and reveals the floorplan and its effects to the 3D-stacked processor architectures. Our result showed efficient mapping of 3D data path and cache structures. With the condition of 3-layer, assuming the wire load of TSV as same as 30μm of the normal wire load, compared to that of 2D floorplan, it requires 34% footprint and shows 57% “Wire-Activity” value that represents interconnect power dissipation, which is improved by 10% from the result of existing 3D floorplanners.

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