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抄録
多くの公開鍵暗号は多ビット整数乗算を必須とするため，乗算器の性能はそれらのためのハードウェアの性能に影響を与える．Wallace tree乗算器は，ビット数を$n$とし配線遅延を無視すると，処理時間は$\log n$に比例する．従って例えば，正しく設計するならば64ビット乗算器と128ビット乗算器との処理時間の差は理論的にはわずかである．本稿は，配線遅延以外の性能が予定通りとなり，ハードウェアの記述が容易な，更にパイプライン化が容易な，任意のビット数のWallace tree乗算器の構成法を提案する．
収録刊行物
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- 情報処理学会研究報告コンピュータセキュリティ研究会
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情報処理学会研究報告コンピュータセキュリティ研究会 2013-CSEC-60 (8), 1-8, 2013
情報処理学会
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詳細情報 詳細情報について
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- CRID
- 1050011097115973120
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- NII論文ID
- 110009551631
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- NII書誌ID
- AA11235941
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- ISSN
- 09196072
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- HANDLE
- 10445/6929
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- 本文言語コード
- ja
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- 資料種別
- conference paper
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- データソース種別
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- IRDB
- CiNii Articles