An Automatic Logic Diagram Generation Method for Synthesized Logic

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  • 論理合成後の論理回路図生成の一手法

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近年、論理回路をハードウェア記述言語により自動生成するシステムが実用化されている。日本電気のコンピュータ設計ではFDL(Functional Description Language)記述に基づくシスムを実用化している。論理回路を自動生成した場合に論理合成結果の確認、FDL記述修正時の論理回路の確認および論理回路の一部を回路図上で手直しする等の場合にそなえ論理回路図を出力するシステムが必要である。本論文では、FDL記述を参照することで結果確認しやすい回路図、手直ししやすい回路図を自動生成できたので報告する。

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