典型的ケース設計のためのレジスタ書き込み保証アーキテクチャ

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  • テンケイテキ ケース セッケイ ノ タメ ノ レジスタ カキコミ ホショウ アーキテクチャ
  • Microarchitectural Register Writing Assurance for Typical-case-designing
  • 計算機アーキテクチャ

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抄録

近年のプロセッサでは，製造ばらつきや動作時の温度ばらつきの激化により，十分なマージンを見込んで設計することが困難になりつつある．このため，偶発するタイミング・エラーを動的に検出・回復するためのマイクロアーキテクチャ技術が研究されるようになってきた．本論文では，アーキテクチャステート保護の要となる，レジスタ・ファイル書き込み時のタイミング・エラーに注目する．提案手法では，命令の実行結果を書き戻すときに小容量のバッファ（WAB）にも同じ値を保持し，その後双方を読み出して一致比較を行い，書き込みを検証する．検証読み出しは，後続命令の実行を妨げないように行われる．シミュレーションを用いた評価を行い，提案手法では，バッファ容量として16 エントリを見込めば，性能低下をほとんど起こさずにタイミング・エラー検出を行えることを確認した．

Recently, it has been getting unrealistic to design microprocessors with sufficient margins because of increasing process and temperature variability. Thus, microarchitectural techniques that dynamically detect and recover from timingerrors have come to be researched. In this paper, we focus on timing-errors in register-file writing. Our technique writes execution-results to the small buffer (WAB) in addition to the register writing. Then it verifies the writing by comparing the relevant value from the register-file and WAB. Verifications are performed in the way not to disturb the execution of succeeding instructions. The simulation result showed that the proposal technique detects timing-errors without significant performance degradation when WAB of 16-entries is provided.

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