A Technique to Reduce Leakage Power for Clock Gating Scheme on PD-SOI

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  • PD-SOI のクロック・ゲーティング機構に対応したリーク電力削減手法
  • PD SOI ノ クロック ゲーティング キコウ ニ タイオウ シタ リーク デンリョク サクゲン シュホウ
  • 低消費電力化技術

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本論文では，部分空乏型SOI （PD-SOI ）上のクロック・ゲーティング機構に対応するリーク電力削減手法を提案する．クロックの供給が停止している間のリーク電力を削減するために，フリップ・フロップ（FF ）とローカル・クロック・バッファを構成するトランジスタのスレッショルド電圧Vをローカル・クロックの状態に合わせてボディ・バイアスにより動的に制御することで，性能を低下させずにリーク電力を削減する点を特徴とする．特に，従来のバルク・プロセスではなくPD-SOI プロセスを対象とすることで，フォワード・バイアスによる1 クロック期間内でのV 制御を実現し，タイミング設計の複雑化を避けている．SPICE シミュレーションで提案手法を評価した結果，少ない面積とアクティブ電力のオーバヘッドでリーク電力を82%削減できることを確認した．

This paper presents a technique for reducing leakage power of the circuits employing a clock gating scheme on Partially Depleted Silicon On Insulator (PD-SOI).To reduce leakage power while a local clock is disabled,V of each transistor in Flip-Flops (FFs)and local clock buffers is dynamically controlled by body biasing corresponding to the mode of the local clock.Using PD-SOI is the key to control V within one clock cycle by forward biasing and to reduce leakage power without speed degradation.The SPICE simulation results have shown that the proposed technique reduces leakage power by 82%with small area and active power penalty.

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