High Scalable Circuit Architectures of the Hash Function Whirlpool

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  • ハッシュ関数Whirlpoolの高スケーラブル回路アーキテクチャ

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512ビットハッシュ関数WhirlpoolのASIC実装向け高スケーラブル回路アーキテクチャを提案する．提案するアーキテクチャは，データパスのループ構造とワード長を選択することで，要求性能に応じた多様な性能を実現できる．本稿では，まず，Whirlpoolの回路アーキテクチャについて，データパスのループ構造およびワード長の両面より検討する．その後，回路アーキテクチャに応じた演算コンポーネントの効率的な設計法について述べる．さらに，提案アーキテクチャの具体的な実装例として，性能のトレードオフに応じた9種類のデータパスを示し，90nm CMOS標準セルライブラリにより性能評価を行う．この結果，スループット，回路面積，および回路効率の性能指標において高いスケーラビリティと，優れたピーク性能（最小の回路規模は13.6Kgates，最大スループット28.0Gbps，および最大の回路効率372.3Kbps/gate）が得られることを示すとともに，従来回路や他のハッシュアルゴリズムとの性能比較を行う．

High scalable circuit architectures for the 512-bit hash function Whirlpool are presented. The proposed architectures enable a variety of performances in accordance with a design requirement. In this paper, the efficient circuit architectures are discussed from the view point of loop structure and word length, followed by implementation methods of each circuit components. Total nine datapaths are implemented as examples of the proposed architectures and evaluated using 90-nm CMOS standard-cell library. The results showed that the proposed architectures can acheive high scalability as well as significant peak performances in each performance indices (the smallest circuit area of 13.6Kgates, the highest throughput of 28.0 Gbps, and the highest efficiency of 372.3Kbps/gate). The performances are also compared with conventional Whirlpool circuits and SHA-256/512 circuits.

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