メモリアクセスパターンの局所性に基づくキャッシュメモリ構成方式の検討

情報処理学会

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  • Preliminary Evaluation of Cache Memory for Memory access pattern

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近年のプロセッサの処理速度の高速化に伴い、主記憶へのアクセスの遅延がシステムのボトルネックになっている。これを改善するためにキャッシュメモリが用いられるが、キャッシュミス時に外部の主記憶アクセスにかかる遅延時間が非常に大きくそのミス率が問題となる。そのキャッシュミスを低減するためにSPARCシミュレータを利用したトレース・ドリブン・シミュレーションにより、キャッシュ・アクセス・パターンの解析を行ない、その局所性を利用したキャッシュ構成方式について検討する。

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