Gate Sizing for Near-Threshold Circuit Design Based on a Statistical Timing Model

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  • 統計的タイミングモデルに基づくニアスレッショルド回路のゲートサイジング

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ニアスレッショルド動作は CMOS 回路のエネルギー効率を劇的に向上させる有効な手法である．本稿では，論理ゲート間の入出力スリューを介した遅延相関と，遅延ばらつきを考慮した回路遅延モデルを構築する．これらの現象は，ニアスレッショルド動作する回路を設計する上で特に問題になる．次に，ニアスレッショルド動作するバッファ回路の遅延を最小化するゲートサイジング手法について解析解を導出し，既存のロジカルエフォートを用いた回路設計手法より高エネルギー効率と高速動作を両立する回路設計手法が存在することを解析的に示す．最後に，商用 28-nm プロセステクノロジモデルを用いたトランジスタレベルのシミュレーションにより，導出したゲートサイジング手法が現実的な CMOS 回路において有効であることを示す．

Near-threshold computing has emerged as a promising solution for drastically improving the energy efficiency of CMOS circuits. In this paper, we discuss a gate sizing methodology for near-threshold circuit design using a novel linear delay model. First, we propose a delay model which help circuit designers consider not only delay variation but also a correlation between slew rates of adjacent logic gates. The correlation of slew rates becomes significant in near-threshold circuit designs. Then, we discuss an analytical approach using the model for minimizing buffer delay. Based on the approach, we derive a gate sizing methodology which achieves both higher energy efficiency and higher performance than a methodology based on the theory of logical effort. Finally, we show the transistor-level simulation using a commercial 28-nm process technology model and verify the gate sizing methodology for the practical near-threshold CMOS circuits.

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