非同期式プロセッサにおける2線2相式レジスタ間転送の遅延条件

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  • On delay assumption for 2-rail 2-phase data transfer in asynchrousprocessors

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従来存在したほとんどのコンピュータは同期式であり、クロックと呼ばれる特別な同期信号によって制御されている。しかし、この方式では、素子の高速化が進んでもチップ全体の同期をとるのに時間がかかるため、素子の高速性をコンピュータの速度に十分生かせなくなる。高速素子の能力を利用する一つの方法は、クロックを用いないで動作する非同期式回路を実現することである。本稿では、プロセッサの基本動作であるレジスタ間のデータ転送方式について述べ、転送の遅延条件とそこで用いられる組合せ回路ブロックの回路構成について述べる。

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