パターン密度均一化に貢献するオンチップデカップリング容量セルの提案

近年，気象・地象・生態系の観測用途のセンサノードや，ヘルスモニタリング機器の需要が増加している．これらの機器に組込まれるプロセッサは，低消費エネルギーで動作することが重要である．低消費エネルギー化の方策のひとつである低電源電圧化により，電源ノイズに対する許容値が減少する．また，低消費エネルギー化のもうひとつの方策であるプロセスの微細化に伴い，銅配線やコンタクトホールなどにおけるパターン密度の制約が厳しくなっている．そこで本稿では，インターデジタル構造の容量セルにより，電源ノイズ低減に有効なデカップリング容量を確保するとともにパターン密度を均一化する手法を提案する．65nm SOTB プロセスを用いて 32kB の命令メモリとデータメモリをもつ 2mm×3mm の RISC-V プロセッサを設計した．提案手法により設計基準を満たしつつ 378pF のデカップリング容量を確保することができた．

Recently, the demand for health monitoring devices and sensor nodes for meteorological, geological, and ecological observations has been increasing. The processors embedded in such devices are required to operate with low energy consumption. One of the measures to reduce energy consumption is to use a low power supply voltage although it reduces the tolerance to power supply noise. In addition, the pattern density rules of copper distribution and contact holes are becoming tighter as the process shrinks. In this paper, we propose a method to satisfy uniform pattern density as well as power supply noise reduction by adopting interdigital capacitors. A 2 mm × 3 mm RISC-V processor embedding a 32 kB instruction and data memories is designed using a 65 nm SOTB (Silicon On Thin Buried Oxide) process. Thanks to the proposed method, we obtain a decoupling capacitance of 378 pF while meeting the design rules.