Dualflowアーキテクチャの命令発行機構

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タイトル別名
  • Dualflow アーキテクチャ ノ メイレイ ハッコウ キコウ
  • Instruction Issue Logic of the Dualflow Architecture
  • 並列処理アーキテクチャ

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抄録

Superscalarは，動的命令スケジューリングのため，命令の実行に必要なソース・オペランドの有効性を追跡するWAKEUP と呼ぶロジックを持つ．WAKEUP は，RAMを読み出した結果でCAMにアクセスするという構造を持ち，配線遅延に支配されるため，LSIの微細化にともなってクリティカルになると予測されている．Dualflow は，制御駆動とデータ駆動の性質をあわせ持つ命令セット・アーキテクチャであり，Superscalarと同様のout-of-order実行を行いながら，WAKEUP を大幅に簡単化することができる．本稿では，Dualflow のWAKEUP を単一のRAMによって実現する方法を示す．双方のロジックのトランジスタ・レベルの回路図からその遅延の差を定性的に評価した結果，Dualflow のWAKEUP は，SuperscalarのWAKEUP からCAMを省略するのと同程度の高速化を達成できることが分かった．

A superscalar has logic called WAKEUP.The logic manages availability of the source operands of instructionsin the instruction window for dynamic instruction scheduling.The delay time of WAKEUP consists of read delay time of a RAM andmatch access delay time of a CAM\@.Since the delay of the logic is dominated by the wire delay,it will be more critical with smaller feature sizes.Dualflow,a hybrid instruction set architecture between control- and data-driven,can realize out-of-order execution similar to superscalars with greatly simpler WAKEUP logic than superscalars.In this paper, we give single-RAM implementation of the Dualflow WAKEUP.The qualitative evaluation with transistor-level schematics ofthe logic shows that the delay time of the implementation is shorter than that ofsuperscalars approximately by the delay time of the CAM.

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