小容量 RAM を用いたオペランド・バイパスの複雑さの低減手法

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タイトル別名
  • Low-complexity Operand Bypass Using Small RAM
  • ショウヨウリョウ RAM オ モチイタ オペランド バイパス ノ フクザツサ ノ テイゲン シュホウ

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説明

配線遅延の相対的な増大にともない、近年、長い配線を持つレジスタ・ファイルやオペランド・バイパスといったユニットがクリティカルになってきている。クリティカルなユニットをクリティカルでなくするためには、ユニットをパイプライン化することが有効である。ところが、レジスタ・ファイルのパイプライン化はオペランド・バイパスを複雑化する。オペランド・バイパスはそれ自体がすでにクリティカルであり、それをこれ以上複雑にするのは受け入れがたい。この問題に対し、レジスタ・キャッシュが提案されている。レジスタ・キャッシュは、レジスタ・ファイルの一部を保持する、1 サイクルでアクセス可能な小型のバッファである。レジスタ・キャッシュを持つプロセッサは、それにヒットすれば、1 サイクルでレジスタにアクセスできる。そのため、そのようなプロセッサのオペランド・バイパスは、1 サイクルのレジスタ・ファイルを持つプロセッサのそれと同等で済む。しかし、レジスタ・キャッシュはミス・ペナルティが大きく、それを採用したプロセッサの性能は悪化してしまう。そこで我々は、レジスタ・キャッシュとほぼ同じ回路構成ながらミス・ペナルティをなくした、バイパス・バッファを提案する。本稿では、提案手法と理想化されたレジスタ・キャッシュとを比較し、提案手法を採用したプロセッサの方が高性能であることを示す。

For the wire delay problem, the units with the long wires become critical such as register files and a bypass network. To prevent the units to be critical, the pipelining is an effective technique. However, the pipelining of register files complicates a bypass network. It is unacceptable that a bypass network is complicated because it is already critical. A register cache is proposed to resolve this problem. The register cache is a small buffer to cache register files. It is accessible in 1 cycle. If the instruction hits the register cache, the processor with the register cache behaves same as the processor with the non-pipelined register files. Therefore, the bypass network of the former processor is same as that of the latter processor. However, the processor with the register cache doesn’t outperform because of the much register cache miss penalty. Then, we propose a bypass buffer. There is no miss penalty on the processor with it because it is not a cache. In this paper, we show that the processor with the bypass buffer achieves high performance rather than the processor with the ideal register cache.

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