基板バイアス制御による遅延ばらつき補償および配線遅延を考慮した低エネルギーオーバーヘッド指向の高位合成手法

井川, 昂輝, 史, 又華, 柳澤, 政生, 戸川, 望

製造プロセスの微細化により，配線遅延の相対的な拡大や，製造ばらつきの増大が問題となっている．製造ばらつきに対する有力な解決策として，基板バイアス制御がある．順方向基板バイアス電圧の印加により，低速な LSI は高速化するため，歩留りが向上する．しかしリークエネルギーの増大が問題となるため，増大量を最小化する回路構成を設計段階で考慮する必要がある．本稿では高位合成段階で適切に配線遅延への対応が可能な分散レジスタアーキテクチャを対象に，基板バイアス制御時のリークエネルギーを最小化する高位合成手法を提案する．提案手法ではワーストケース遅延の下でもタイミング違反が起こらないように，回路ブロックごとに最小のワースト印加基板バイアス電圧を見積もる．さらにレイテンシが増大しない範囲内で，ワースト印加基板バイアス電圧を最小化することで，リークエネルギーを最小化する．計算機実験により，遅延ばらつき補償時のリークエネルギーの平均値を，従来手法と比較し最大 53.9%削減できることを確認した．

In this paper, we propose a high-level synthesis algorithm to minimize the expected overhead of leak energy by body biasing for distributed-register architectures. To use distributed-register architectures, we can estimate interconnection delays efficiently in high-level synthesis. We estimate worst body-bias voltages for each circuit block so that timing errors cannot occur. Moreover, we minimize the expected leak energy under the condition that latency does not increase. Experimental results show that our algorithm reduces the expected leak energy when we use body biasing by up to 53.9% compared with several existing methods.

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