コンパレータのオンチップ選択機構を有する順序統計に基づいたフラッシュ型ADCの設計

情報処理学会

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タイトル別名
  • Design of Flash ADC Based on Order Statistics with On-chip Comparator Selection

説明

無線通信の高速化によって数 GS/s 程度の高速なフラッシュ型 ADC が求められているが，微細プロセスでは MOSFET の特性ばらつきが大きく小面積と線形性の両立が難しい．本研究では特性ばらつきを活用し，順序統計に基づきオフセット電圧の順位でコンパレータを選択するフラッシュ型 ADC を提案する．提案方式ではオフセット電圧の相対関係を推定するコンパレータ選択機構を用いるため，小面積かつオンチップで実装できる．商用の 65 nmプロセスを想定した回路シミュレーションにより提案方式を実現するコンパレータ選択機構とコンパレータの動作検証を行い，線形性を評価する．分解能が 5 bit，動作周波数が 2 GHzの場合，消費電力がコンパレータ部で 512 μW と低消費電力であり，IoT など限られた電力下での使用が期待できる．

Gigasample per second flash ADC is required for high-speed wireless communication systems. However, it is difficult to achieve both of low area and high linearity because of the increase of random mismatch in sub-micron process. In this research, we propose a flash ADC that utilizes the random mismatch by selecting comparators based on order statistics. The use of order statistics allows us to estimate the offset voltage in the time-domain. Thus, comparator selection mechanism can be implemented on-chip with small area. We verify our proposed comparator selection mechanism by using HSPICE simulation based on a commercial 65 nm process and evaluate the ADC performance. Our proposed architecture realizes a 5-bit ADC with power consumption of 512 μW at 2 GS/s.

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