VHDL記述からSFL記述への変換による論理合成プログラムの設計と試作

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近年、論理合成の技術が実用的になるにつれ、ハードウェア記述言語は、ハードウェア設計の全工程に探く関わる設計ツールの中心的な存在として認められるようになってきた。また様々な設計ツールが開発されるにともなって、ハードウェア記述言語の標準化が行なわれている。VHDL(VHSIC Hardware Description Language)はIEEEの標準ハードウェア記述言語で、シミュレータへの入力記述や仕様記述のために開発された言語である。SFL(Structured Function Language)は同期回路を記述の対象とした論理合成指向の言語であり、PARTHENONシステムのもとでシミュレーションと論理合成ができる。本研究はVHDLの記述を入力とする論理合成を可能にするために、VHDLの抽象構文木を走査することによるSFLへの変換を設計し試作したものである。そのためのVHDLサブセットを提案し、変換処理を考察する。

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