CMA: A Ultara Low Power Reconfigurable Accelerator

CMA (Cool Mega-Array) はモバイルフォンなどの組込みシステム向けの，電力効率の良い再構成アクセラレータである．CMA はデータメモリと，実演算を行う演算素子 (PE) をアレイ状態に配置した PE アレイと，メモリと PE アレイ間のデータフローを制御するマイクロコントローラから構成される．一般的な動的再構成プロセッサの PE と異なり，CMA の PE は一切レジスタを保持しておらず，PE アレイはアプリケーション実行中は再構成をしない完全な組合せ回路で構成される．動的再構成をしないことによる柔軟性低下を防ぐためマイクロコントローラのデータの入出力に柔軟性を持たせており，搭載可能なアプリケーションの幅を広げている．CMA は実演算以外で消費される電力のうち，動的再構成で消費される電力とクロックツリーで消費される電力を大幅に削減しており，PE アレイを他のモジュールと電源を分離することで DVFS を効果的に適応でき，性能に悪影響を与えないで実演算で消費される電力を削減可能である．PE アレイでの遅延時間がコントローラの処理時間より短い場合，PE アレイへの供給電圧をさげることで，性能に悪影響を与えることなく消費電力を削減する．逆に，PE アレイでの演算時間が長く，コントローラが待つ場合，PE アレイをウェーブパイプライン的に用いることで処理性能を高める．試作として，アレイサイズ 8×8，メモリ容量 12K バイトの CMA-1 を Fujitsu 65nm CMOS プロセスでチップサイズ 2.1×4.2mm 上に実装した．CMA-1 で簡単な画像処理アプリケーションを実行させた時に，最高で 2.5GOPS/11.2mW の電力性能を達成した．

CMA (Cool Mega-Array) is a high energy-efficiency reconfigurable accelerator for battery-driven mobile devices. It consists of a large processing element (PE) array without memory elements for mapping the data-flow graph of the application being executed, a small simple programmable micro-controller for data management, and a data memory. Unlike traditional coarse grained reconfigurable processors in which each PE provides registers and context memory, a CMA rduces power consumption by doing away with that for switching of hardware context and storing intermediate data in registers and their clock distribution. Although the data-flow graph mapped on the PE array is static during execution, various application programs can be implemented by making the best use of flexible data management instructions in the micro-controller. When the delay time of the PE array is shorter than the data handling time taken by the micro-controller, the supply voltage for the PE array is scaled to reduce the power consumption without degrading the performance. In contrast, when the delay time of the PE array is longer, wave pipelining is applied to enhance performance of the PE array. A prototype CMA chip (CMA-1) with 8×8 PE array with 24-bit data width was fabricated on the basis of 2.1× 4.2-mm 65-nm CMOS technology, and achieves sustained performance of 2.5-GOPS/11.2-mW. This energy efficiency is comparable to that of the most-energy-efficient accelerators that have been reported.