非同期式プロセッサの性能評価の試み

情報処理学会

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  • A trial on performance evaluation of Asynchronous processors

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抄録

近年スイッチング遅延が数psecの論理素子が実現されたという報告がある,このような高速な素子を用いて同期式のプロセッサを設計する場合,配線遅延の問題が無視できない.その理由は,プロセッサの全体で同期をとるクロック信号が配線遅延の影響を受けて,素子の高速性を生かしたままでは同期信号として使えなくなるためである素子の高速性を十分利用する方法の一つは,クロック信号を用いない非同期式プロセッサを実現することである.しかしながら,現在まで非同期式のプロセッサの製作事例はほとんど存在しない.また,非同期式プロセッサの性能はアーキテクチャ,制御方式回路構成などに大きく依存する.そこで,我々は非同期式プロセッサに必要とされる制御方式や機能モジュールを明確にするために,非同期式プロセッサをMullerのC素子などを用いて設計を行ない,どの要素がどの程度性能に影響を及ぼすかを評価した.本稿では,この非同期式プロセッサの性能評価の方法を紹介するとともに,その結果を報告する.

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