高速かつ軽量な可変データ長対応のCRC回路構成手法

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タイトル別名
  • コウソク カツ ケイリョウナ カヘン データチョウ タイオウ ノ CRC カイロ コウセイ シュホウ
  • A Scalable Light-weight Circuit for CRC Calculation
  • 組み込みシステムアーキテクチャ

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抄録

本論文では超高速ネットワークに向けた，高速かつ軽量なCRC 回路の構成手法を提案する．CRCの1 つであるCRC-32 はイーサネットのフレームの誤り検出に用いられており，その算出処理は任意データ長への対応やワイヤスピードであることが要求されている．スループット向上のためにCRC回路の処理データ幅を拡張すると，従来手法では処理データ幅N-bit に対し回路規模がO(N2) となり，100Gbps など非常に高いスループットを得るには莫大な回路資源が必要であった．そこで処理データ幅に対する回路規模をO(N) へ低減させるCRC 回路の構成手法を提案する．提案手法と従来手法におけるCRC 回路を自動的に生成するソフトウェアを開発し，提案手法と従来手法のFPGAにおける回路規模とスループットを比較，検証した．その結果，提案手法により回路規模をO(N) へ大幅に削減可能であり，スケーラビリティが高くなることが示された．また，提案手法による回路は現行のデバイスFPGA Virtex-II Pro 100（44 096 Slices）において，処理データ幅8 192-bit のとき回路規模24 627 Slices（55.8%）で1.18 Tbps のスループットを達成することが分かった．

We propose a method of constructing a scalable light-weight circuit for CRC calculation. A CRC-32 is used in a network frame, and calculating the CRC-32 at a wire-speed is demanded. A CRC-32 generator must deal with variable length data when the CRC-32 is calculated in parallel to accelerate the processing, because tail data that contain a various byte length. In previous studies, a resource requirement of the circuit was O(N2) in the case of processing N-bit in parallel. The requirement was quite large to obtain high throughput. For such reason, we developed a method of constructing a circuit that uses O(N) resource, and a tool that automatically generates the circuit. We evaluated the throughput and the resource requirement of our circuit and compared with a traditional circuit. The result demonstrated that our method reduced the resource requirement to O(N), and improved the throughput in comparison with the traditional method. Furthermore, our circuit has 1.18 Tbps throughput and uses 24,627 Slices (55.8%) of Xilinx Virtex-II Pro xc2vp-100 (44,096 Slices) in the case of 8,192-bit processing.

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