A Timing Optimization Method for Logic Synthesis

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  • 論理回路の時間最適化手法

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LSI技術の飛躍的な進歩に伴い短期間に高品質な製品の設計が必要となっているが、従来の熟練設計者による機能・論理設計では多大な時間を要し、LSI開発のボトルネックになっている。このような状況から、論理回路を自動合成する論理合成手法が研究されてきた。論理回路を自動合成する場合、合成される回路規模と遅延時間とのトレードオフが重要となる。すなわち、高品質なLSIを設計するためには最適な回路規模、遅延時間を両立させなければならない。従来から提案されている時間最適化手法として、(1)論理式の簡単化において論理段数を制限する(2)局所的最適化において、遅延時間を削減するがあるが、(1)は正確な遅延時間の算出が困難であり、(2)は実現する回路テクノロジー毎に多くのルールを用意しなければならないという欠点がある。我々は上記欠点を補うため局所最適化においてルールベースによるテクノロジーマッピングとアルゴリズムベースによる論理段数削減処理から構成される時間最適化手法を開発した。本手法では論理段数削減処理を行う部分回路の選択が重要である。本文では時間最適化の処理概要と部分回路の選択手法について述べる。

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