クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法

情報処理学会

抄録

本稿は，計算品質の制約下で，過電圧スケーリングの省電力効果を高める設計手法を提案する．提案設計はクリティカルパス・アイソレーション (Critical Path Isolation; CPI) とビット幅削減 (Bit-Width Scaling; BWS) を併用する．CPI を用いて本質的でないクリティカルパス (CP)，すなわち，しきい値電圧の高い論理セルやゲート幅の狭いセルで構成される CP を削減し，BWS により本質的な CP を低減する．両者の協調設計により，回路内の CP を大幅に削減し，低電圧化および省電力化を推進する．GPGPU プロセッサを用いて提案設計の省電力効果を評価したところ，画像処理プログラムにおいて PSNR 30dB の制約下で 42.7%，ニューラルネットワークの推論プログラムでは推論精度 98% の制約下で 51.2%，消費電力を削減できることを実験的に確認した．

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  • CRID
    1050855522082516736
  • NII論文ID
    170000183295
  • Web Site
    http://id.nii.ac.jp/1001/00206536/
  • 本文言語コード
    ja
  • 資料種別
    conference paper
  • データソース種別
    • IRDB
    • CiNii Articles

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