クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法

増田, 豊, 長山, 準, 鄭, 泰禹, 石原, 亨, 籾山, 陽一, 橋本, 昌宜

本稿は，計算品質の制約下で，過電圧スケーリングの省電力効果を高める設計手法を提案する．提案設計はクリティカルパス・アイソレーション (Critical Path Isolation; CPI) とビット幅削減 (Bit-Width Scaling; BWS) を併用する．CPI を用いて本質的でないクリティカルパス (CP)，すなわち，しきい値電圧の高い論理セルやゲート幅の狭いセルで構成される CP を削減し，BWS により本質的な CP を低減する．両者の協調設計により，回路内の CP を大幅に削減し，低電圧化および省電力化を推進する．GPGPU プロセッサを用いて提案設計の省電力効果を評価したところ，画像処理プログラムにおいて PSNR 30dB の制約下で 42.7%，ニューラルネットワークの推論プログラムでは推論精度 98% の制約下で 51.2%，消費電力を削減できることを実験的に確認した．

クリティカルパス・アイソレーションとビット幅削減を用いた過電圧スケーリング向け省電力設計手法

Abstract

Journal

Keywords

Details 詳細情報について

Export

Report a problem