Paral1e1 Computation of Delays for Logic Circuits

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  • 疎結合マルチプロセッサ上での論理回路遅延時間計算の並列化

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我々は並列計算機上のLSI論理設計支援システムco-LODEXの研究開発を行っている。co-LODEXの設計条件に、回路の性能を計る指標の一つである遅延時間がある。設計全体に要する時間に対し、遅延時間計算処理はかなりの割合を占める。そこで、複数の経路の遅延時間計算が並列に行える処理であることに着目し、遅延時間計算の並列化を試みた。実験は、疎結合MIMD方式の並列計算機Multi-PSI上で、並列論理型言語KLIを用いて行った。本稿では、この実験について述べる。

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