コモンセントロイド配置におけるペア対称配線の提案

アナログ回路では，素子特性の相対精度に頼った設計が行われており，差動回路やカレントミラー回路等の素子対の相対精度が重要な回路では，配置・配線共に対称的なレイアウトが求められる．本研究は，トランジスタが対称的に配置されている配線問題を対象に，対称的な配線の実現手段検討を目的とする．本稿では，トランジスタが上下にコモンセントロイド配置され，各ネットが配線領域を貫通する横幹線を一つ持つ 2 層チャネル対称配線問題を対象とする．すべてのネットは対をなし，各ネットの横幹線は第 1 層で配線し，端子から横幹線までは第 2 層で配線する．このとき，トランジスタ配置による端子配置の対称性によって，横幹線に対する垂直制約グラフにおいて，すべてのネット対はループを構成するため，端子から横幹線までの配線をすべて第2層の縦線分のみでは実現できず，第 2 層において迂回が強制される．この問題に対し，横幹線のトラック割当を行い，第 2 層配線に対しテンプレートを用いることで，上下対称性が高い配線パタンを効率よく実現する配線アルゴリズムを提案する．

Analog circuits are usually designed rely on the relative accuracy of element characteristics, and circuits such as differential circuits and current mirror circuits where relative accuracy of an element pair is important require a symmetrical layout for both placement and routing. The purpose of this research is to find a symmetrical routing method for transistors placed symmetrically. The target of this paper is a two-layer symmetrical channel routing problem where transistors are placed in common centroid and each net uses one horizontal trunk that passes through the channel. Each net is paired, and the trunk of each net is routed in layer 1, and the wire from a pin to its trunk is in layer 2. Then, due to the symmetricity of the pin positions that are derived from the transistor placement, a loop is formed for each net pair in the vertical constraint graph of the trunk in the channel, and a detour is forced for the wire from a pin to its trunk. We propose a routing algorithm for the problem that efficiently obtains a routing with higher vertically symmetricity by performing track assignment of trunk, and then by using routing templates for layer 2.