時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
書誌事項
- タイトル別名
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- A 2.1-to-2.8-GHz Low-Phase-Noise All-Digital Frequency Synthesizer with a Time-Windowed Time-to-Digital Converter
- 招待講演 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL
- ショウタイ コウエン ジカン マド ドウサ TDC オ ナイゾウ シタ 2 1 2 8GHz テイザツオン デジタル PLL
- ショウタイ コウエン ジカンソウ ドウサ TDC オ ナイゾウ シタ 2 1 2 8GHz テイザツオン デジタル PLL
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抄録
2.1-2.8GHz帯で動作する低雑音・低消費電力な全デジタルPLLについて述べた。PLLの位相雑音を低減するために、2段階の量子化を行うTDCで時間分解能を向上させる構成を採用した。このTDCは位相比較に必要な最小の時間窓の範囲で間欠動作を行ない消費電力の増加を抑制している。90nm標準CMOSプロセスで試作したPLLで、基準周波数40MHz、ループ帯域500KHzのときに、インバンド位相雑音-105dBc/Hz、1MHz離調周波数で-115dBc/Hzの性能を確認した。チップ占有面積は0.37mm2、消費電流は8.1mA@1.2Vであった。
収録刊行物
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- 映像情報メディア学会技術報告
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映像情報メディア学会技術報告 34.29 (0), 49-54, 2010
一般社団法人 映像情報メディア学会
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詳細情報 詳細情報について
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- CRID
- 1390001204526328448
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- NII論文ID
- 110007701340
- 10031113101
- 110008095025
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- NII書誌ID
- AA1123312X
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- ISSN
- 09135685
- 24241970
- 13426893
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- 本文言語コード
- ja
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- データソース種別
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- JaLC
- NDL
- CiNii Articles
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- 抄録ライセンスフラグ
- 使用不可