シミュレーションに基づいた位相雑音の検証と理論的考察

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タイトル別名
  • Numerical Inspection and Theoretical Analysis of Phase Noise

抄録

PLLでは，位相雑音と呼ばれる信号の歪が問題となる．その原因となるループ内の雑音の影響を抑制するためには，回路の閉ループ系における，雑音から出力信号への伝達特性の把握が必要になる．本研究ではそのような伝達特性を把握することを目的とし，シミュレーションに基づいて位相雑音の評価を行った．その結果，特に高周波帯域の雑音，強度の高い雑音が，位相雑音の主な原因であることがわかった．さらに，得られた結果に対して理論的な考察を行った結果，ループ内雑音の強度と周波数差が，出力信号のキャリア周波数成分の減少，キャリア周波数近傍の位相雑音の要因となっていることがわかった．

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詳細情報 詳細情報について

  • CRID
    1390001205622746752
  • NII論文ID
    130006982854
  • DOI
    10.11509/sci.sci08.0.204.0
  • 本文言語コード
    ja
  • データソース種別
    • JaLC
    • CiNii Articles
  • 抄録ライセンスフラグ
    使用不可

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