三次元実装システムにおける低応力構造設計指針

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タイトル別名
  • Structural Design for Minimizing Residual Stress in Stacked Silicon Chips Mounted by Flip Chip Technology

抄録

システムLSI製品の小型・高機能化を実現する三次元フリップチップ実装構造において，著者らは，チップとバンプ層接続界面近傍にバンプ周期に依存して周期残留応力分布が発生し，この残留応力の主要構造因子及び残留応力の応力発現メカニズムについて明らかにしてきた．本報告では，主要構造因子を最適化することにより，実装応力を低減する設計指針を提案する．例えば，チップ厚さ50 μmのメモリスタック構造において，Si基板，バンプ幅50 μm，バンプ配列周期1：1に実装構造を最適化することにより積層チップ内の残留応力の平均値と最大振幅をトランジスタの特性変化１％以下である50 MPa以下に低減できることを示す．

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詳細情報 詳細情報について

  • CRID
    1390282680531195008
  • NII論文ID
    130004589219
  • DOI
    10.11486/ejisso.22a.0.181.0
  • データソース種別
    • JaLC
    • CiNii Articles
  • 抄録ライセンスフラグ
    使用不可

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