複数の最大遅延ループを持つ非同期式回路のSDI遅延仮定を用いた縮小法

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  • フクスウ ノ サイダイ チエン ループ オ モツ ヒドウキシキ カイロ ノ SDI チエン カテイ オ モチイタ シュクショウホウ
  • Reduction Method of Asynchronous Circuits with Maximum Delay Loop using SDI Delay Assumption
  • VLSI設計技術
  • VLSI セッケイ ギジュツ

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