上流と下流からの挟み撃ち設計検証手法
Bibliographic Information
- Other Title
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- ジョウリュウ ト カリュウ カラ ノ ハサミ ウチ セッケイ ケンショウ シュホウ
- A Virtual/Real Combined Verification Method for FPGAs
- VLSI設計技術
- VLSI セッケイ ギジュツ
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Journal
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- 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
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電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (476), 85-89, 2015-03
東京 : 電子情報通信学会
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Details 詳細情報について
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- CRID
- 1520290884093234176
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- NII Article ID
- 110010019026
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- NII Book ID
- AA1123312X
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- ISSN
- 09135685
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- NDL BIB ID
- 026326114
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- Text Lang
- ja
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- NDL Source Classification
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- ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
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- Data Source
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- NDL
- CiNii Articles
