配線層数の乗算器の回路面積への影響について
Bibliographic Information
- Other Title
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- ハイセン ソウスウ ノ ジョウザンキ ノ カイロ メンセキ エノ エイキョウ ニ ツイテ
- Effect of the number of wiring layers on the chip area of multipliers
- 集積回路
- シュウセキ カイロ
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Journal
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- 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
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電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 106 (552), 7-11, 2007-03-09
東京 : 電子情報通信学会
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Details 詳細情報について
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- CRID
- 1520290884329587840
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- NII Article ID
- 110006248800
- 110006248524
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- NII Book ID
- AA1123312X
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- ISSN
- 09135685
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- Text Lang
- ja
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- NDL Source Classification
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- ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
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- Data Source
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- NDL
- CiNii Articles
- KAKEN
