FPGA搭載NICへの40Gbit/s対応無効DNSパケット自動応答回路の実装によるDNSコンテンツサーバのCPU使用率抑制
書誌事項
- タイトル別名
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- FPGA トウサイ NIC エ ノ 40Gbit/s タイオウ ムコウ DNS パケット ジドウ オウトウ カイロ ノ ジッソウ ニ ヨル DNS コンテンツ サーバ ノ CPU シヨウリツ ヨクセイ
- An FPGA-NIC Based 40-Gbit/s Automated Response Circuit for Invalid DNS Packets to Suppress CPU Utilization of DNS Content Server
- VLSI設計技術 ; デザインガイア2018 : VLSI設計の新しい大地
- VLSI セッケイ ギジュツ ; デザインガイア 2018 : VLSI セッケイ ノ アタラシイ ダイチ
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収録刊行物
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- 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
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電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 118 (334), 113-118, 2018-12
東京 : 電子情報通信学会
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詳細情報 詳細情報について
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- CRID
- 1520572357979149184
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- NII論文ID
- 40021775645
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- NII書誌ID
- AN10013323
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- ISSN
- 09135685
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- NDL書誌ID
- 029437477
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- 本文言語コード
- ja
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- NDL 雑誌分類
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- ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
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- データソース種別
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- NDLサーチ
- CiNii Articles