FPGA搭載NICへの40Gbit/s対応無効DNSパケット自動応答回路の実装によるDNSコンテンツサーバのCPU使用率抑制

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  • FPGA トウサイ NIC エ ノ 40Gbit/s タイオウ ムコウ DNS パケット ジドウ オウトウ カイロ ノ ジッソウ ニ ヨル DNS コンテンツ サーバ ノ CPU シヨウリツ ヨクセイ
  • An FPGA-NIC Based 40-Gbit/s Automated Response Circuit for Invalid DNS Packets to Suppress CPU Utilization of DNS Content Server
  • VLSI設計技術 ; デザインガイア2018 : VLSI設計の新しい大地
  • VLSI セッケイ ギジュツ ; デザインガイア 2018 : VLSI セッケイ ノ アタラシイ ダイチ

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