ゲートレベルデュアルパイプライン型自己同期回路によるWallace Tree乗算器のSOTB65nmCMOSによる設計
Bibliographic Information
- Other Title
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- ゲートレベルデュアルパイプラインガタ ジコ ドウキ カイロ ニ ヨル Wallace Tree ジョウザンキ ノ SOTB65nmCMOS ニ ヨル セッケイ
- SOTB 65nm CMOS Design of Gate-Level Dual Pipeline Self-Synchronous Wallace Tree Multiplier
- VLSI設計技術
- VLSI セッケイ ギジュツ
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Journal
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- 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
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電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114 (59), 39-44, 2014-05-29
東京 : 電子情報通信学会
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Details 詳細情報について
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- CRID
- 1520572358999723904
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- NII Article ID
- 110009781846
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- NII Book ID
- AA1123312X
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- ISSN
- 09135685
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- NDL BIB ID
- 025514114
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- Text Lang
- ja
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- NDL Source Classification
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- ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
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- Data Source
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- NDL
- CiNii Articles