同期後の動作が簡略化可能な0.5V駆動サブスレッショルドDPLLの設計
書誌事項
- タイトル別名
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- ドウキ ゴ ノ ドウサ ガ カンリャクカ カノウ ナ 0.5V クドウ サブスレッショルド DPLL ノ セッケイ
- A Design of 0.5V Subthreshold Digital Phase Locked Loop using Simple Synchronization Unit
- 集積回路
- シュウセキ カイロ
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収録刊行物
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- 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
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電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (419), 67-72, 2014-01
東京 : 電子情報通信学会
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詳細情報 詳細情報について
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- CRID
- 1520853833853757056
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- NII論文ID
- 110009825297
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- NII書誌ID
- AA1123312X
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- ISSN
- 09135685
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- NDL書誌ID
- 025278514
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- 本文言語コード
- ja
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- NDL 雑誌分類
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- ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
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- データソース種別
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- NDL
- CiNii Articles