同期後の動作が簡略化可能な0.5V駆動サブスレッショルドDPLLの設計
Bibliographic Information
- Other Title
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- ドウキ ゴ ノ ドウサ ガ カンリャクカ カノウ ナ 0.5V クドウ サブスレッショルド DPLL ノ セッケイ
- A Design of 0.5V Subthreshold Digital Phase Locked Loop using Simple Synchronization Unit
- 集積回路
- シュウセキ カイロ
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Journal
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- 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報
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電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113 (419), 67-72, 2014-01
東京 : 電子情報通信学会
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Details 詳細情報について
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- CRID
- 1520853833853757056
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- NII Article ID
- 110009825297
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- NII Book ID
- AA1123312X
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- ISSN
- 09135685
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- NDL BIB ID
- 025278514
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- Text Lang
- ja
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- NDL Source Classification
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- ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
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- Data Source
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- NDL
- CiNii Articles