An improvement of instruction fetch method for PN processor

  • Nakazawa Tsuyoshi
    The University of Electro-Comunnications, Graduate School of Information Systems
  • Hagiwara Katsuyuki
    The University of Electro-Comunnications, Graduate School of Information Systems
  • Okamoto Shusuke
    The University of Electro-Comunnications, Graduate School of Information Systems
  • Sowa Masahiro
    The University of Electro-Comunnications, Graduate School of Information Systems

Bibliographic Information

Other Title
  • PN コンピュータのフエッチ手法の改善

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Description

本研究室では命令レベルで並列に実行する PN (Parallel Neumann) コンピュータの研究開発を行ってきた。 従来の PN コンピュータは機能ユニットごとに命令をフェッチするため、プログラムメモリとプロセッサの間の信号線を多く必要とするという問題があった。 これを解決するために、本研究では PN コンピュータにおけるフェッチ方法を改良し、各ユニットの命令を一つのアドレスでフェッチすることが可能な PNSF (PN with Special Fecher) を設計し、ゲートアレイにより実現を行った。

Journal

Details 詳細情報について

  • CRID
    1570291227452891264
  • NII Article ID
    110003341009
  • NII Book ID
    AN10489017
  • Text Lang
    ja
  • Data Source
    • CiNii Articles

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