220MHz 1Gb DRAM用分散形サブアレー制御方式

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タイトル別名
  • A distributed-column-control architecture for a 220MHz 1Gb DRAM

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説明

同期DRAMの最小クロックサイクル時間は、一般にサブアレーの動作時間により定まる。そのクリティカルパスには、入出力回路とサブアレーとの間のバスおよびサブアレー内の配線が含まれている。1Gbという高集積・大容量では、これらの配線遅延が高速動作の阻害要因となる。そこで分散形サブアレー制御方式を提案したので、その概要について報告する。

収録刊行物

詳細情報 詳細情報について

  • CRID
    1571417127369895936
  • NII論文ID
    110003262542
  • NII書誌ID
    AN10471452
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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