220MHz 1Gb DRAM用分散形サブアレー制御方式
書誌事項
- タイトル別名
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- A distributed-column-control architecture for a 220MHz 1Gb DRAM
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説明
同期DRAMの最小クロックサイクル時間は、一般にサブアレーの動作時間により定まる。そのクリティカルパスには、入出力回路とサブアレーとの間のバスおよびサブアレー内の配線が含まれている。1Gbという高集積・大容量では、これらの配線遅延が高速動作の阻害要因となる。そこで分散形サブアレー制御方式を提案したので、その概要について報告する。
収録刊行物
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- 電子情報通信学会総合大会講演論文集
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電子情報通信学会総合大会講演論文集 1995 (2), 234-, 1995-03-27
一般社団法人電子情報通信学会
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詳細情報 詳細情報について
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- CRID
- 1571417127369895936
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- NII論文ID
- 110003262542
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- NII書誌ID
- AN10471452
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- 本文言語コード
- ja
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- データソース種別
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- CiNii Articles
