2重センスラッチによる2.6ns CMOSウェーブパイプラインSRAM

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タイトル別名
  • A 2.6-ns Wave-pipelined CMOS SRAM with Dual-sensing Latch

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説明

キャッシュSRAMのアクセスおよびサイタルの高速化のために、2重センスラッチによるウエーブパイプライン方式、および低振幅セルフリセット回路を提案した。2重センスラッチ方式により、メモリに遅延変動があっても、安定に外部にデータを取り出すことができる。これらの回路技術と0.25ミクロンCMOSフロセスにより16KビットSRAMを設計、シミュレーションした結果、電源電圧2Vでの最小サイクル時間2.6ns、2.5Vの標準条件下でのアクセス時間2.6nsを得た。

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詳細情報 詳細情報について

  • CRID
    1571417127414672000
  • NII論文ID
    110003317276
  • NII書誌ID
    AN10013276
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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