多分割アレイ構造を有する30ns 256Mb DRAM

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タイトル別名
  • A 30-ns 256-Mb DRAM with a Multi-divided Array Structure

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説明

アクセス時間30nsの多分割アレイ構造を有する256MbDRAMを0.25μmCMOS技術を用いて開発した.1,1024分割動作,プルアップ選択データ線方式により60nsサイクル,16ビットI/O線幅で35mAの動作電流を実現した.また,分割動作方式,時分割リフレッシュ方式の採用により動作マージンを広げることができた.メモリセルサイズは0.72μm^2である.トレンチ分離のセルトランジスタ,HSGシリンダスタック容量セルの採用によりチップサイズ333mm^2を実現した.

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詳細情報 詳細情報について

  • CRID
    1571698602397609216
  • NII論文ID
    110003309933
  • NII書誌ID
    AN10013254
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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