ライン単位における値の局所性によりキャッシュ容量を有効利用するライン共有キャッシュ(記念講演,VLD Excellent Student Award講演,システムオンシリコンを支える設計技術)

書誌事項

タイトル別名
  • Line Sharing Cache: Exploring Cache Capacity with Frequent Line Value Locality

この論文をさがす

説明

トランジスタの微細化により1チップに複数のコアを搭載するマルチコア・プロセッサが主流となっている.しかしながら,マルチコア・プロセッサではコア数増加に伴いオフチップメモリバンド幅に対する要求が増加するため,メモリウォール問題がより深刻になる.この問題を解決するためにはラストレベルキャッシュ(LLC:last-level cache)のキャッシュミス回数を削減し,オフチッブメモリアクセス回数を減らすことが重要である.そこで,近年のマルチコア・プロセッサは大容量のLLCを搭載するが,これは面積コストの増加をもたらす.そこで,新たなLLCアーキテクチャとしてライン共有キャッシュ(LSC:line sharing cache)を提案する.LSCはLLCの面積を増加させることなくキャッシュミス回数を削減することができる.LSCは従来型LLCにおいて同一の値を有するラインが多くを占めるという性質(ライン単位での値の局所性)を利用する.従来型キャッシュでは各ラインを格納するデータエントリはアドレスにより決定されるため,各ラインは異なるデータエントリに格納される.結果,同一の値を有する多くのラインが複数のデータエントリ格納されることになり,記憶容量を無駄にしている.一方, LSCでは同一の値を有するラインを一箇所のデータエントリに格納する.結果,より多くのラインをキャッシュメモリに格納することが可能となり,キャッシュミス回数を削減できる. SPEC CPU2000ベンチマークにより評価した結果,LSCは最大32%の性能向上を得られることが明らかになった.

収録刊行物

キーワード

詳細情報 詳細情報について

  • CRID
    1571980077796984576
  • NII論文ID
    110009712396
  • NII書誌ID
    AN10013323
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

問題の指摘

ページトップへ