3段パイプライン方式による250Mバイト/秒のシンクロナスDRAM

書誌事項

タイトル別名
  • 250Mbyte/sec Synchronous DRAM using a 3-Stage-pipelined Architecture

この論文をさがす

説明

電源電圧3.3Vで動作する、512K×18ビット×2バンクのシンクロナスDRAMを開発した。従来のDRAMのアドレスアクセスパスを、カラムスイッチ部、データアウトバッファ部にラッチ回路を設けることにより3段に分割する、3段パイプライン回路技術を使って高速化を達成した。従来のDRAMに対し、リードライトバスやデータアンプ等を追加する必要がないため、面積の増加を最小限に抑えることができた。0.5μmCMOSプロセスを用い、当社の従来のDRAMと全く同じチップサイズ、113.7mm^2で、GTLインターフェイスを使って、250Mバイト, 秒のシンクロナスDRAMを実現した。

収録刊行物

キーワード

詳細情報 詳細情報について

  • CRID
    1573387452257883264
  • NII論文ID
    110003309954
  • NII書誌ID
    AN10013254
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

問題の指摘

ページトップへ