組合せ回路の微小なゲート遅延故障に対するテスト生成

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タイトル別名
  • Test Generation for Small Gate Delay Faults in Combinational Circuits

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説明

本稿では,組合せ回路の各ゲートに一単位遅延またはファンアウト重み付き遅延を仮定した遅延モデルを用いて,微小なゲート遅延故障を検出するテストを提案する.ここで,微小なゲート遅延故障は一単位以上の任意の大きさの付加遅延であり,提案するテスト(ここではティネシャス(tenacious)テストと呼ぶ)は,他のゲートの遅延に依存してその微小なゲート遅延故障を検出する.次に,変化信号値の伝搬遅延時間を導入した時間付き7値演算を用いて,ティネシャステストを生成する方法を述べる.最後に,この生成法を一単位遅延とファンアウト重み付き遅延を仮定したベンチマーク回路に適用して実験を行い,ゲート遅延故障に対して高い検出率をもつティネシャステストが生成できることを示している.

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詳細情報 詳細情報について

  • CRID
    1574231877096968192
  • NII論文ID
    110003194072
  • NII書誌ID
    AN10012998
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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