低電力向け65nmプロセスにおける回路およびレイアウト構造の相違によるソフトエラー耐性の評価

IPSJ

Bibliographic Information

Other Title
  • Evaluation of Soft Error Tolerance due to the Difference in the Layout and Structure of the Circuit for Low Power 65nm Process

Abstract

集積回路の微細化・高集積化に伴い，一過性の故障であるソフトエラーの影響が深刻化してきている．本研究ではマスターラッチとスレイブラッチをトランスミッションゲートで接続した TGFF と，トライステートインバータで接続した TIFF を取り扱う．回路およびデバイスシミュレーションを用いて，両者のソフトエラー耐性の評価を行った．回路シミュレーションでは，遅延時間や消費電力の評価を行い，TGFF は TIFF より小さいことがわかった．しかし，TGFF のソフトエラー率は TIFF の約 1.2 倍で，ソフトエラーに対して脆弱である．TGFF ではマスターラッチとトランスミッションゲートのドレインが共有され，TIFF ではマスターラッチとトライステートインバータのドレインが共有されない．デバイスシミュレーションにより，それぞれの構造のソフトエラー耐性の比較・評価も行った．

With the miniaturization of integrated circuits in recent years, the impact of soft errors has been serious. In this study, we deal with TGFF that master and slave latch connected with a transmission gate and TIFF that master and slave latch connected with a tri-state inverter. We evaluate the soft error tolerance of TGFF and TIFF by device and circuit simulation. In the circuit simulation, we evaluate the power consumption and delay time, TGFF is smaller than TIFF. But the soft error rate of TGFF is about 1.2 times of TIFF. TGFF is vulnerable to soft errors. Drain region of the transmission gate and the master latch are shared in TGFF, but those of the tri-state inverter and the master latch are separated in TIFF. By the device simulation, we evaluate in the soft error tolerance of the structure of each.

Journal

Keywords

Details 詳細情報について

  • CRID
    1050011097143277824
  • NII Article ID
    170000084791
  • Web Site
    http://id.nii.ac.jp/1001/00102753/
  • Text Lang
    ja
  • Article Type
    conference paper
  • Data Source
    • IRDB
    • CiNii Articles

Report a problem

Back to top