携帯端末用低消費電力H.263 Version 2 コーデックコアのVLSI化設計

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  • ケイタイ タンマツヨウ テイショウヒ デンリョク H 263 Version 2 コーデックコア ノ VLSIカ セッケイ
  • Low Power Implementation of H.263 Version 2 Codec Core Dedicated to Mobile Computing
  • 設計事例

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本論文では，小面積H.263 Version 2コーデックのVLSIアーキテクチャとその実装結果に関して記述する．1998年勧告されたH.263 Version2は，既存のH.263に比べ，圧縮率の向上に効果のあるいくつかのオプションを含んでいる．H.263は携帯用途での利用が期待されているが，このH.263 Version 2に特化した専用回路による実装報告例はない．本論文は，そのオプションの中でも比較的ハードウェア規模が少なく，画質向上の大きい，レベル1のオプションを中心とした実装について考察する．実装したレベル1オプションのうち，拡張INTRA符号化モードとデブロッキングフィルタモードに関しては，必要とする機能を可能な限り1モジュールに集積することにより，オプションモードの追加や削減が，該当するモジュールの追加や削減によって実現できるようになったため，応用に応じてハードウェアが容易にカスタム化できる構成となっている．提案したアーキテクチャをVLSI化設計した結果，374 440個のトランジスタを使用し，25MHz動作時に30fps/QCIFの処理速度が実現可能となった．

In this paper a low power architecture is described for H.263 Version2 codec, which is an extension of the H.263 baseline with 12negotiable modes added to improve the coding performance and toenhance the error resilience. Our implementation is concentrated onthe following 4 modes of the lowest complexity dedicatedly for the mobilecomputing; Advanced INTRA Coding Mode, Deblocking Filter Mode,Modified Quantization Mode, and Supplemental Enhanced Information Mode.Implementation results are also shown to demonstrate that these 4modes have been attained by adding a few area to the H.263 baselineversion.

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