デバイスシミュレーションを用いたFDSOIプロセスにおけるラッチ構造の違いによるソフトエラー耐性の基板電圧依存性の評価

情報処理学会

書誌事項

タイトル別名
  • Soft Error Tolerance of Different Latches in a FDSOI Process Dependending on Substrate Bias Evaluated by Device Simulation

説明

集積回路の微細化により製品の高性能化が進む一方で，信頼性の低下が問題となっている．その原因として，放射線起因の一時故障であるソフトエラーの顕在化が挙げられる．65 nm FDSOIプロセスにおいてスタンダードラッチと，高ソフトエラー耐性のスタック構造のラッチにおいて，基板電圧によるソフトエラー耐性の変化をデバイスシミュレーションを用いて評価する．ソフトエラーに対する有感領域 (CS: Cross Section) と，ソフトエラーが発生する放射線エネルギー強度の臨界点を表す臨界LETの2通りで耐性評価を行う．NMOSにおいて，基板バイアスを正に印加するとソフトエラー耐性は低下し，一方で負に印加すると向上した．異なるラッチ構造においてソフトエラー耐性の基板電圧依存性を比較する．

While the miniaturization of integrated circuits improves products, the reliability decline become a problem. One of the factor is a soft errors, which are temporary failures caused by radiation. We evaluate the soft error tolerance depending on substrate bias with a standard latch and a stacked latch which has high soft error tolerance in a 65 nm FDSOI process, by device simulation. We evaluate soft error tolerance with two ways of threshold LET and Cross Section. Threshold LET means the critical point of radiation energy of soft errors. Cross Section is sensitive area for soft errors. In NMOS, positive substrate bias weaken the soft error tolerance. On the other hand, negative bias improve the soft error tolerance. We compare substrate bias dependence of soft error tolerance in different latch structures.

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