NANDゲート3段による論理回路設計
書誌事項
- タイトル別名
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- Logic Design with Three-Level NAND Network
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説明
否定入力を含むAND OR2段のゲート回路をNANDゲート3段で構成する方法の改良を行った。NOT AND OR2段で構成する回路をNANDゲート3段で構成すると，3段目のゲートの出力を複数の2段目のNANDゲートの入力とすることができるので，ゲート数，入力線数，1ゲート当りのファンインを抑えることができる。さらに，論理回路のブロックをシングルレール構成とすることが可能となる。ここでは昨年度の修士論文で行われた研究のCPU時間の低減と，CMOS回路向きのAOゲートを使用した回路設計について考察する。
収録刊行物
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- 法政大学計算センター研究報告
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法政大学計算センター研究報告 2 81-87, 1988-10-01
法政大学計算センター
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詳細情報 詳細情報について
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- CRID
- 1390291767532950400
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- NII書誌ID
- AN10234242
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- HANDLE
- 10114/00024636
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- ISSN
- 09138420
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- 本文言語コード
- ja
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- 資料種別
- departmental bulletin paper
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- データソース種別
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- JaLC
- IRDB
