Realistic Scaling Scenario for Sub-100nm Embedded SRAM Based on 3-Dimensional Interconnect Simulation

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  • Realistic Scaling Scenario for Sub 100nm Embedded SRAM Based on 3 Dimensional Interconnect Simulation
  • 3次元配線容量シミュレーションに基づいたサブ100nm世代eSRAMのスケーリングの検討
  • 特集 プロセス・デバイス・回路シミュレーション及び一般
  • トクシュウ プロセス デバイス カイロ シミュレーション オヨビ イッパン

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